從0開(kai)始 Cadence Virtuoso模(mo)擬(ni)集(ji)成(cheng)電(dian)路設(she)計(ji)學習筆記（三(san)）——反(fan)相器版(ban)圖(tu)設(she)計(ji)與(yu)後仿(fang)真產品大(da)全深圳市(shi)近安(an)網絡安(an)全服務(wu)有(you)限(xian)公(gong)司

功(gong)能正確(que)性：精確(que)實現反(fan)相器（壹(yi)個(ge)PMOS和壹(yi)個(ge)NMOS）的(de)電氣(qi)連接(jie)。
設(she)計(ji)規(gui)則(ze)檢查（DRC）：必(bi)須符合晶(jing)圓廠(chang)提供(gong)的(de)物理設(she)計(ji)規(gui)則(ze)（如(ru)最(zui)小線(xian)寬、間(jian)距、包(bao)圍等），否(fou)則(ze)無(wu)法(fa)正確(que)制造(zao)。
面積(ji)優化：在(zai)滿足規則(ze)和(he)性能的(de)前(qian)提下，盡可(ke)能減小芯(xin)片(pian)面(mian)積(ji)。
性能考量：版(ban)圖(tu)寄(ji)生(sheng)參(can)數(shu)（如(ru)電(dian)阻(zu)、電容）會影(ying)響(xiang)電路速(su)度(du)與(yu)功(gong)耗。

註意PMOS需要(yao)放入N阱（N-well）中(zhong)，而(er)NMOS在(zai)P襯底(di)上。需先(xian)繪(hui)制或調用合(he)適的(de)N阱。

布局(ju)：合理擺(bai)放(fang)兩(liang)個(ge)晶(jing)體(ti)管，考慮電(dian)源(yuan)線（VDD）、地(di)線(xian)（GND）、輸(shu)入（IN）、輸出（OUT）的(de)走(zou)線路徑(jing)。通(tong)常(chang)將(jiang)PMOS和(he)NMOS的(de)柵極(ji)對(dui)齊(qi)以便(bian)連(lian)接(jie)輸(shu)入，二者(zhe)的(de)漏(lou)極(ji)對(dui)齊(qi)以便(bian)連(lian)接(jie)輸(shu)出。

布線：使用(yong)金屬(shu)層（如(ru)Metal1）繪(hui)制導(dao)線，連接(jie)晶(jing)體(ti)管的(de)源(yuan)極、漏(lou)極(ji)、柵極以及(ji)電(dian)源(yuan)、地(di)、輸(shu)入輸出端口(kou)。

添加(jia)接(jie)觸(chu)孔（Contact）和(he)通(tong)孔（Via）：在(zai)需要(yao)連接(jie)的(de)不同(tong)層(ceng)之(zhi)間(jian)（如多晶(jing)矽到金屬(shu)1，擴散區(qu)到金屬(shu)1）放置接(jie)觸(chu)孔；在(zai)不同(tong)金屬(shu)層之(zhi)間(jian)放置通孔。

添加(jia)引(yin)腳(jiao)（Pin）：在輸入、輸出、電源(yuan)、地(di)的(de)金屬(shu)線上，用text層添加(jia)標(biao)識(shi)（如IN， OUT， VDD， GND），並(bing)指(zhi)定(ding)其端口(kou)類(lei)型（input， output， inout）。
運行DRC檢查：使用(yong)Verify -> DRC工(gong)具，選擇工藝對(dui)應(ying)的(de)規則(ze)文(wen)件(jian)。仔(zai)細修(xiu)正所(suo)有DRC錯(cuo)誤(wu)，直至報(bao)告“clean”。

工具（如Calibre）會(hui)將(jiang)版(ban)圖(tu)提取成(cheng)壹(yi)個(ge)網表(biao)（提取出的(de)晶體(ti)管及(ji)其(qi)連(lian)接(jie)關系），並(bing)與(yu)原始電(dian)路圖(tu)網(wang)表(biao)進(jin)行比(bi)較。

運行LVS（Verify -> LVS），確(que)保(bao)“Netlists match successfully”。如(ru)果失(shi)敗，需根(gen)據報(bao)告逐(zhu)項排(pai)查連(lian)接(jie)錯(cuo)誤(wu)、器件(jian)匹配(pei)錯(cuo)誤(wu)或引(yin)腳(jiao)命名錯(cuo)誤(wu)。

這是(shi)後仿(fang)真的(de)基礎。真實的(de)版(ban)圖(tu)中(zhong)，金屬(shu)連線(xian)並(bing)非理想導(dao)體(ti)，它(ta)們存在寄生(sheng)電(dian)阻（R）和寄生(sheng)電(dian)容（C）。

運行PEX工(gong)具（通常(chang)在(zai)LVS工具中或單(dan)獨提取工具），根(gen)據工藝(yi)文(wen)件(jian)，提取出版(ban)圖(tu)的(de)所有(you)寄生(sheng)電(dian)阻和電容(rong)信(xin)息，生(sheng)成(cheng)壹(yi)個(ge)包(bao)含寄(ji)生(sheng)元(yuan)件(jian)的(de)spice網表(biao)（通(tong)常後(hou)綴為.pex或.sp）。

在(zai)Virtuoso ADE（Analog Design Environment）中(zhong)，新(xin)建(jian)壹(yi)個(ge)仿(fang)真測試。

不同(tong)於(yu)前(qian)仿(fang)時調用電(dian)路圖(tu)（schematic），此(ci)時需要(yao)調用PEX提取後生(sheng)成(cheng)的(de)寄生(sheng)參(can)數(shu)網(wang)表(biao)文(wen)件(jian)作(zuo)為仿(fang)真對(dui)象(xiang)。可(ke)以在(zai)測(ce)試電(dian)路中直接(jie)包(bao)含該(gai)網(wang)表(biao)，或者(zhe)通過(guo)配(pei)置仿(fang)真庫路徑(jing)來(lai)指(zhi)向(xiang)它(ta)。

與(yu)前(qian)仿(fang)類(lei)似(si)：設(she)置相同(tong)的(de)電源(yuan)電壓(ya)（如VDD=1.8V）、輸入信號(hao)（如(ru)瞬態分析中(zhong)的(de)方波(bo)脈(mai)沖(chong)）、工藝角(jiao)（tt， ss， ff等）、溫(wen)度(du)等。

關鍵對(dui)比(bi)：將(jiang)後(hou)仿(fang)結果與(yu)前(qian)仿(fang)（理想情況）結(jie)果疊(die)放在(zai)壹(yi)起(qi)對(dui)比(bi)。通(tong)常(chang)會(hui)觀(guan)察(cha)到：

輸(shu)出波(bo)形(xing)邊(bian)沿(yan)變緩(huan)：由於寄(ji)生(sheng)RC導(dao)致(zhi)充放電速(su)度(du)變慢(man)，上升(sheng)時間(jian)（tr）和下降(jiang)時(shi)間(jian)（tf）增(zeng)加(jia)。

傳播(bo)延遲增(zeng)加(jia)：信號(hao)從(cong)輸入到輸(shu)出的(de)延遲(chi)（tpLH， tpHL）明顯大(da)於前(qian)仿(fang)值(zhi)。

波(bo)形(xing)可(ke)能出現輕微(wei)過(guo)沖(chong)或振(zhen)鈴：由於寄(ji)生(sheng)電(dian)感和電容(rong)的(de)諧(xie)振(zhen)效(xiao)應(ying)。

測量關鍵參(can)數(shu)：延(yan)遲(chi)時(shi)間(jian)、功(gong)耗、噪聲(sheng)容(rong)限(xian)等，判(pan)斷是(shi)否(fou)仍滿足設(she)計(ji)指(zhi)標(biao)。

如果後(hou)仿(fang)性能下降(jiang)過(guo)多，不滿足要求(qiu)，則(ze)需要(yao)返回修(xiu)改版(ban)圖(tu)。常(chang)見的(de)優化方向(xiang)包(bao)括：

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